SDIO建立时间和保持时间

SDIO总线的建立时间（tISU）和保持时间（tIH）是接收端对输入信号（CMD和DAT线）的时序要求，其具体数值取决于工作模式（默认速度/高速）和信号方向。

以下是在 3.3V 信号电压下，SDIO接口在不同模式下的通用时序要求：

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数据解读：

对于全志 T113-S4 平台，其 SDIO 控制器的时序行为还受以下因素影响：

控制器输出延迟：T113-S4 作为主机，其 SDIO 控制器从检测到时钟沿到数据有效输出的延迟（tODLY）会消耗时序预算。在高速模式下，该延迟最大值可达 14ns，这要求从设备（SD NAND）有足够快的响应速度。
信号完整性：由于 SD NAND 通常焊在 PCB 上，走线长度和阻抗直接影响到达接收端的信号质量。建议对 CLK、CMD、DAT 线进行等长处理（误差控制在 ±5mm 以内），并在 CLK 线上串联 22Ω 或 33Ω 电阻以抑制反射。
时序裕量计算：T113-S4 控制器的建立/保持时间要求，与 SD NAND 芯片本身的输出延迟共同决定了时序裕量。最终是否满足 6ns / 2ns 的要求，必须依据你所用 SD NAND 的具体 Datasheet 来确认。

调试阶段：如果遇到读写不稳定或 ECC 报错，优先尝试降低 max-frequency（例如从 50MHz 降至 25MHz）。频率降低后，时钟周期变长，建立和保持时间要求会相应放宽，能快速定位是否为时序问题。
硬件检查：用示波器实测 CLK 与 DAT 线的波形，确认数据眼图的宽度是否满足要求，并观察是否存在过冲或振铃。

总结来说，SDIO 的建立/保持时间是一组随速度模式变化的固定要求值，而 T113-S4 平台能否满足这些要求，则取决于控制器延迟、SD NAND 芯片响应速度以及 PCB 布线质量的综合作用。